基于双口RAM的TCR数据通信系统(2)

3.2TCR数据通信系统硬件设计

图2是TCR数据通信系统电路连接图。由于双口RAM(CY7C133)的内部结构是双端口存储阵列，左右两个端口可以共用该存储阵列，并且拥有各自的控制线，在单独存取数据时，和普通的RAM相同。同时读取不同存储空间的数据和同时读取相同数据空间的数据时，DSP端和CPU端可以同时进行。即CPU对双口RAM进行读数据时，先将CPU端的片选信号/CER置为有效电平，再将双口RAM的读使能信号/OER变为低电平，然后向A0R— A10R地址总线发送相应的地址，则存储在双口RAM中该地址处的16位数据同时被读出，并通过D0R—D15R数据总线送入到80C196中;当CPU 对双口RAM进行写操作时，也需将CPU端的片选信号/CER置为有效电平，然后将双口RAM的控制信号/OER变为高电平，最后通过D0R—D15R数据总线将数据送入到A0R—A10R地址总线所对应的地址中去。当DSP对双口RAM进行读数据时，方法与上面所述的方式一致，只不过DSP端的片选信号变为/CEL，控制信号变为/OEL，地址线变为A0—A10，数据线变为D0—D15。然而若同时对相同的数据空间做写操作，或一端口对一数据空间作读操作的同时另一端口对该数据空间作写操作，CPU端口与DSP端口将发生冲突。这时CY7C133通过BUSY管脚来处理这两种情况。当CPU端口与 DSP端口对不同存储空间进行读写操作时，可同时存取。此时，CPU端口与DSP端口的BUSY信号同时置高。若对同一存储空间同时进行存储操作时，哪一端的存储请求信号先出现，则该端的BUSY信号置高，允许存储。哪一端的存储信号出现在后，则这一端BUSY信号置低，禁止存储。值得注意的是，左右两端存取请求信号出现的时间差必须大于5ns，不然仲裁逻辑无法判断哪一边的存取请求信号出现在前。如果出现两端存取请求信号出现的时间差小于5ns的情况，仲裁逻辑将一边的BUSY信号置高，将另一边的BUSY信号置低，从而保证两个端口一个执行数据存储，另一端口进行数据读取，避免了冲突。

图2TCR数据通信系统电路连接图

3.3TCR数据通信系统软件设计

双口RAM必须采用一定的机制来协调CPU端与DSP端对它的读写操作，否则会出现读写数据的错误。在这里可以把双口RAM的存储空间分为奇、偶地址两个空间。其中，奇地址空间专供80C196写，偶地址空间专供80C196读。那么我们只需对TMS320F2812的软件作相应处理即可，也就是说，TMS320F2812对双口RAM的奇地址空间只读，对偶地址空间只写。这样就避免了TMS320F2812和80C196对双口RAM同一地址单元的写入操作。另外，在对双口RAM进行访问之前，CPU或DSP首先对本端的/BUSY信号进行查询，只有本端/BUSY信号无效时才进行读写操作，进一步保证了数据读写的可靠性。

4结束语

本文介绍一种应用于TCR装置中的高速数据通信系统，该系统解决了以往数据通信装置数据传输时间长、处理速度慢、结构复杂、影响整个系统的性能等难题。为CPU端与DSP端实现高速通信提供了一种实用、高效的系统设计方法。该方法不仅简化了系统的硬件配置和软件编程，而且使系统具有较高的通信速度，保证了系统的实时性与可靠性。此外，系统中所设计的CPU/DSP与双口RAM之间的接口电路，逻辑控制简单实用，对其它应用系统具有较好的可移植性。

参考文献：

[1]万山明。TMS320F281xDSP原理及应用实例北京航空航天大学出版社2007

[2]孙涵芳。INTEL16位单片机1999

[3]李小青。双口RAM在多CPU计算机测控系统中的应用微计算机信息1999

[4]CypressSemiconductorCorporation.CYPRESSPRODUCTSDATABOOK